Wie erreichen wir 2-Nanometer-Chips, wenn Silizium an seine physikalischen Grenzen stösst?

Die Halbleiterindustrie steht an einer Schwelle, die seit Jahrzehnten vorhergesagt wird: dem physikalischen Ende der Skalierbarkeit von Silizium. Für uns als Forscher und Ingenieure in den Zentren wie Silicon Saxony ist dies keine abstrakte akademische Debatte, sondern eine unmittelbare strategische Herausforderung. Die Frage, wie wir die 2-Nanometer-Grenze durchbrechen, dominiert die Diskussionen in unseren Laboren und Vorstandsetagen. Der stetige Takt des Mooreschen Gesetzes, der über ein halbes Jahrhundert lang Innovation und Wohlstand antrieb, droht zu verstummen, wenn wir uns allein auf die traditionelle Miniaturisierung verlassen.

Die populärwissenschaftliche Antwort ist oft schnell zur Hand: exotische Materialien wie Graphen oder der allmächtige Quantencomputer sollen die Nachfolge antreten. Doch diese Visionen übersehen oft die brutalen Realitäten der Massenproduktion. Die wahren Hürden liegen nicht nur in der Entdeckung neuer physikalischer Phänomene, sondern in ihrer industriellen Beherrschbarkeit, den gigantischen Investitionskosten und den komplexen geopolitischen Rahmenbedingungen. Einfach nur auf ein „Wundermaterial“ zu warten, ist keine Strategie, sondern eine Kapitulation vor der Komplexität.

Aber was, wenn die wahre Revolution nicht im Ersatz von Silizium liegt, sondern in seiner intelligenten Ergänzung und Überwindung durch eine multidimensionale Strategie? Die Perspektive dieses Artikels ist, dass der Weg zum 2-nm-Knoten und darüber hinaus weniger eine physikalische Wand ist, die wir einreissen müssen, als vielmehr ein komplexes Terrain, das strategische Navigation erfordert. Es geht um die Konvergenz von materieller Innovation, fundamental neuer Chip-Architekturen zur Steigerung der Energieeffizienz und der meisterhaften Nutzung der europäischen Förderinstrumente wie dem EU Chips Act.

Dieser Beitrag wird die entscheidenden Handlungsfelder für Forschungsleiter und Halbleiter-Ingenieure in Deutschland beleuchten. Wir analysieren die realen Integrationshürden neuer Materialien, untersuchen, wie radikale Effizienzsteigerungen im Energieverbrauch zum neuen Leistungsmerkmal werden, und bewerten die Chancen und Risiken, die sich aus hybriden Rechenmodellen und den neuen EU-Richtlinien ergeben. Ziel ist es, eine pragmatische und visionäre Roadmap für die nächste Ära der Mikroelektronik zu skizzieren.

Der folgende Leitfaden gliedert sich in acht Schlüsselbereiche, die für die technologische Souveränität Europas und den Erfolg des Standorts Deutschland von entscheidender Bedeutung sind. Jeder Abschnitt widmet sich einer spezifischen Herausforderung auf dem Weg zur nächsten Chip-Generation.

Warum Graphen das Silizium nicht so schnell ersetzen wird wie erhofft?

Seit seiner Entdeckung wird Graphen als der definitive Nachfolger von Silizium gehandelt. Seine theoretischen Eigenschaften sind beeindruckend: eine extrem hohe Ladungsträgermobilität und mechanische Stabilität. Eine im Januar 2024 in Nature veröffentlichte Studie untermauert dieses Potenzial und zeigt, dass ein funktionaler Halbleiter aus Graphen eine 10-fache höhere Mobilität als Silizium aufweist. Dieser Durchbruch scheint eine der grössten Hürden überwunden zu haben: das Fehlen einer natürlichen Bandlücke, die für den Bau von Transistoren unerlässlich ist.

Der leitende Forscher Walter de Heer von Georgia Tech betont die Tragweite dieser Entwicklung, die jahrzehntelang als unmöglich galt:

In dieser neuen, in Nature veröffentlichten Forschungsarbeit überwanden de Heer und sein Team die grösste Hürde, die die Graphenforschung seit Jahrzehnten plagt und der Grund dafür ist, dass viele dachten, Graphenelektronik würde niemals funktionieren. Graphen hatte keine Bandlücke – bis jetzt.

– Walter de Heer, Georgia Tech Research, Nature 2024

Trotz dieses fundamentalen Fortschritts ist der Weg zur industriellen Anwendung mit enormen Integrationshürden gepflastert. Die grösste Herausforderung liegt in der kompatiblen Integration von Graphen in die etablierten CMOS-Fertigungsprozesse. Die Herstellung von Graphen-Wafern in der für die Industrie erforderlichen Qualität, Grösse und zu wettbewerbsfähigen Kosten ist nach wie vor ungelöst. Hier in Sachsen arbeitet das Fraunhofer-Institut für Photonische Mikrosysteme IPMS bereits an spezifischen Silizium-Substraten, um die Charakterisierung neuartiger Materialien wie Graphen-Emulsionen zu ermöglichen – ein entscheidender, aber früher Schritt auf einem langen Weg.

Die Realität ist, dass Graphen Silizium nicht kurzfristig ersetzen, sondern es in Nischenanwendungen ergänzen wird, wo seine einzigartigen Eigenschaften (z.B. Flexibilität, Leitfähigkeit) einen entscheidenden Vorteil bieten. Für die Mainstream-Logikfertigung im 2-nm-Bereich bleibt die Optimierung von Silizium-basierten Architekturen wie Nanosheet-Transistoren (GAAFET) der strategisch relevantere Pfad.

Wie senken Sie den Stromverbrauch von Prozessoren um 40% für IoT-Anwendungen?

Während der Wettlauf um die reine Rechenleistung die Schlagzeilen dominiert, hat sich im professionellen Umfeld längst ein Paradigmenwechsel vollzogen. Insbesondere bei IoT-Anwendungen und Edge-KI ist nicht die maximale Performance, sondern die Architektureffizienz – gemessen in Rechenleistung pro Watt – der entscheidende Faktor. Das Ziel, den Stromverbrauch um 40% oder mehr zu senken, ist keine blosse Optimierung, sondern eine strategische Notwendigkeit, um Batterielaufzeiten zu verlängern, thermische Probleme zu lösen und die Betriebskosten massiv zu senken.

Der Schlüssel liegt in einer Abkehr von der reinen Skalierung hin zu heterogenen Architekturen. Anstatt einen einzigen, komplexen Prozessorkern für alle Aufgaben zu verwenden, kombinieren moderne System-on-a-Chip (SoC) Designs hocheffiziente Mikrocontroller für Hintergrundaufgaben mit spezialisierten Beschleunigern für KI- oder Signalverarbeitungs-Workloads. IBMs jüngster Durchbruch beim 2-nm-Chip, der eine um 75 Prozent niedrigere Energieaufnahme bei gleicher Leistung wie 7-nm-Chips verspricht, basiert genau auf dieser Kombination aus neuer Nanosheet-Transistortechnologie und optimierter Architektur.

Darüber hinaus gewinnen Materialien mit breitem Bandabstand wie Siliziumkarbid (SiC) und Galliumnitrid (GaN) an Bedeutung, nicht im Logikkern selbst, aber in der entscheidenden Peripherie: der Leistungselektronik. Effiziente Spannungswandler sind für Low-Power-Designs unerlässlich. Deutsche Unternehmen wie Infineon sind hier führend und demonstrieren, wie durch den Einsatz von SiC-Modulen die Schaltverluste um bis zu 90% reduziert werden können. Diese Effizienzgewinne in der Stromversorgung wirken sich direkt auf den Gesamtverbrauch des IoT-Geräts aus.

Für Forschungsleiter bedeutet dies, den Fokus zu erweitern: weg von der reinen Betrachtung des Prozessorkerns hin zum Gesamtsystem. Die Integration von Power-Management-ICs (PMICs), die Optimierung des Lagenaufbaus zur Reduzierung parasitärer Verluste und die intelligente Software-Steuerung zur Aktivierung von Chip-Teilen nur bei Bedarf sind ebenso wichtig wie die Wahl des Fertigungsknotens.

Klassisch oder Quanten: Wann lohnt sich der hybride Ansatz für Rechenzentren?

Die Diskussion um Quantencomputing ist oft von Extremen geprägt: Entweder wird es als Allheilmittel für alle Rechenprobleme dargestellt oder als ferne, akademische Zukunftsvision abgetan. Die Wahrheit für heutige Rechenzentren liegt in der Mitte: in der hybriden Systemlogik. Ein vollständiger Ersatz klassischer Server durch Quantencomputer ist auf absehbare Zeit weder technisch machbar noch ökonomisch sinnvoll. Der strategisch kluge Ansatz ist die gezielte Auslagerung spezifischer Problemklassen an Quanten-Koprozessoren (QPUs).

Dieser hybride Ansatz lohnt sich immer dann, wenn es sich um Optimierungsprobleme, Materialsimulationen oder komplexe kryptografische Aufgaben handelt – Probleme, bei denen klassische Computer exponentiell an ihre Grenzen stossen. Für die überwältigende Mehrheit der Workloads (ca. 99%) in einem Rechenzentrum bleibt die klassische Architektur auf absehbare Zeit die weitaus effizientere und kostengünstigere Lösung. Der Energieverbrauch ist dabei ein zentrales Kriterium. Während Quantencomputer selbst (insbesondere die Kühlung) energieintensiv sind, können sie bei bestimmten Aufgaben zu einer drastischen Reduzierung der Gesamtrechenzeit und damit des Gesamtenergieverbrauchs führen.

Parallel dazu treibt die Weiterentwicklung von Leistungshalbleitern die Effizienz klassischer Rechenzentren voran. Eine neue Generation von GaN-Chips verspricht laut einer Analyse des Fraunhofer IZM eine Verbesserung der Energieeffizienz um bis zu 30% in Anwendungen wie Server-Netzteilen. Diese inkrementellen Verbesserungen sind für die Wirtschaftlichkeit von Rechenzentren heute oft relevanter als der spekulative Quantensprung.

Für Betreiber und Planer von Rechenzentren bedeutet dies, eine flexible Infrastruktur aufzubauen, die eine nahtlose Integration von Quantenbeschleunigern ermöglicht, sobald diese kommerziell und performant genug sind. Die Herausforderung liegt in der Software-Ebene: Wie werden Probleme zerlegt und die richtigen Teile an die QPU gesendet? Hier sind erhebliche F&E-Anstrengungen in Algorithmen und Compilern notwendig, ein Feld, in dem deutsche Forschungsinstitute eine starke Position einnehmen.

Das Risiko, EU-Fördergelder (Chips Act) durch bürokratische Fehler zu verlieren

Der Europäische Chips Act ist eine historische Chance für den Halbleiterstandort Deutschland. Mit einem geplanten Volumen von über 43 Milliarden Euro soll die technologische Souveränität Europas gestärkt werden. Doch diese Chance birgt ein erhebliches Risiko: das Scheitern an der Bürokratie. Für Forschungsleiter und Unternehmen in Sachsen, die an vorderster Front der Innovation stehen, ist die strategische Fördermittel-Navigation eine ebenso kritische Kompetenz wie die technologische Exzellenz. Das Geld wird nicht einfach verteilt; es muss in einem hochkompetitiven und formalisierten Prozess gewonnen werden.

Ein zentrales Kriterium für die Förderung sogenannter „First-of-a-kind“-Anlagen, wie sie für die 2-nm-Produktion nötig wären, ist der Nachweis eines positiven „Spillover“-Effekts für den gesamten EU-Binnenmarkt. Eine rein lokale oder nationale Argumentation reicht nicht aus. Antragsteller müssen quantifizierbar darlegen, wie ihre Investition – für die laut einer Analyse bis zu 20 Milliarden Euro pro Spitzenfertigungsanlage nötig sein können – das gesamte europäische Ökosystem stärkt, von Materiallieferanten bis zu Endanwendern.

Weitere Fallstricke lauern in der Dokumentation. Die Erfüllung der strengen Nachhaltigkeitskriterien der EU muss nicht nur geplant, sondern lückenlos nachgewiesen werden. Fortlaufende Berichterstattungspflichten binden erhebliche personelle und finanzielle Ressourcen, die von Anfang an im Projektbudget eingeplant werden müssen. Ein Fehler in der Antragsstellung oder im Reporting kann zur Kürzung oder sogar zur vollständigen Rückforderung von Fördermitteln führen. Die Zusammenarbeit mit erfahrenen Partnern wie den Landesförderbanken oder dem Netzwerk Silicon Saxony ist daher unerlässlich, um diese Klippen zu umschiffen.

Die erfolgreiche Akquise von EU-Mitteln ist kein administrativer Nebenschauplatz, sondern ein zentraler Pfeiler der Unternehmens- und Forschungsstrategie. Wer hier Fehler macht, verliert nicht nur Geld, sondern auch wertvolle Zeit im globalen Wettbewerb.

Wann müssen Sie Ihre Reinraum-Protokolle verschärfen, um Kontamination zu verhindern?

Mit jedem Schritt der Miniaturisierung, insbesondere beim Übergang zu 2-nm-Strukturen, steigt das Prozesskontaminations-Risiko exponentiell an. Ein einzelnes Staubpartikel, das bei 90 nm noch tolerierbar war, kann bei 2 nm eine ganze Chip-Charge unbrauchbar machen. Die Frage ist also nicht ob, sondern wann und wie Reinraum-Protokolle verschärft werden müssen. Die Antwort ist: jetzt. Die Vorbereitung auf die nächste Generation der Lithografie erfordert eine proaktive Anpassung der gesamten Reinraum-Philosophie.

Die Einführung der High-NA-EUV-Lithografie (Extrem-Ultraviolett) ist ein entscheidender Treiber. Diese Systeme sind nicht nur extrem komplex und teuer, sondern auch anfälliger für molekulare Kontaminationen, die die Optik und die Masken beschädigen können. Dies erfordert eine neue Stufe der Luft- und Materialreinheit, die über die klassischen ISO-Klassen hinausgeht. Führende Hersteller wie TSMC, die die Volumenproduktion ihrer 2-nm-Technologie (N2) für Ende 2025 planen, investieren massiv in neue Überwachungs- und Filtertechnologien, um diese Risiken zu beherrschen.

Die Verschärfung betrifft drei Kernbereiche. Erstens: die Materialkontrolle. Jedes Material, das in den Reinraum gelangt – von den Wafern selbst bis hin zu den Handschuhen der Mitarbeiter – muss auf seine Ausgasungseigenschaften bei EUV-Wellenlängen geprüft werden. Zweitens: die Prozessüberwachung. In-situ-Sensorik zur Partikel- und Gasanalyse direkt in den Prozesskammern wird vom „Nice-to-have“ zum Standard. Drittens: das Personal. Die Schulung und Disziplin der Mitarbeiter im Umgang mit den neuen Protokollen ist entscheidend. Menschliches Versagen bleibt eine der grössten Kontaminationsquellen.

Für F&E-Einrichtungen und Fabriken in Deutschland bedeutet dies, dass Investitionen in neue Reinraumtechnik und Protokolle parallel zur Anschaffung neuer Fertigungsanlagen geplant werden müssen. Es reicht nicht, eine EUV-Maschine zu kaufen; man muss auch das Ökosystem schaffen, in dem sie prozesssicher betrieben werden kann. Das Wärmemanagement wird dabei, aufgrund der extrem hohen Transistordichte, zu einer zusätzlichen kritischen Herausforderung, die eng mit der Reinheit der Umgebung verknüpft ist.

Warum versagt Standard-FR4-Material bei Hochfrequenzanwendungen?

Während die Aufmerksamkeit oft auf dem Silizium-Chip selbst liegt, ist die Leiterplatte (PCB), auf der er montiert ist, ein ebenso kritischer Faktor für die Systemleistung – insbesondere bei Hochfrequenzanwendungen wie 5G, Radar oder High-Speed-Datenübertragung. Standard-FR4-Material, der jahrzehntelange Industriestandard, versagt hier aus fundamentalen physikalischen Gründen. Mit steigender Frequenz nehmen die Signalverluste im Material, beschrieben durch den dielektrischen Verlustfaktor (tanδ), dramatisch zu. Das Signal wird gedämpft, seine Integrität geht verloren.

Dieses Problem wird durch die extreme Dichte moderner Chips verschärft. Ein 2-nm-Chip kann eine Dichte von bis zu 333 Millionen Transistoren pro Quadratmillimeter erreichen, verglichen mit etwa 170 Millionen bei 5 nm. Diese enorme Rechenleistung erfordert extrem schnelle Datenraten zwischen dem Chip, dem Speicher und anderen Komponenten. Wenn das PCB-Material diese Signale nicht sauber überträgt, wird der Vorteil des fortschrittlichen Chips zunichtegemacht. Es entsteht ein Flaschenhals ausserhalb des Siliziums.

Ein weiterer kritischer Parameter ist die Dielektrizitätskonstante (Dk). Bei FR4 ist diese nicht nur relativ hoch, sondern auch stark frequenz- und temperaturabhängig. Dies führt zu unvorhersehbaren Änderungen der Signalgeschwindigkeit und Impedanz, was zu Timing-Fehlern und Signalreflexionen führt – Gift für jedes High-Speed-Design. Für Frequenzen im Gigahertz-Bereich sind daher spezielle Hochfrequenz-Substrate (z.B. auf Rogers- oder Teflon-Basis) mit niedrigem und stabilem tanδ und Dk unerlässlich. Diese Materialien sind jedoch deutlich teurer und erfordern angepasste Verarbeitungsprozesse in der Leiterplattenfertigung.

Für Chip- und Systemdesigner bedeutet dies, dass die Materialauswahl für das PCB von Anfang an in den Designprozess einbezogen werden muss. Eine Simulation des gesamten Signalpfads, vom Chip-Ausgang über das Gehäuse bis zum PCB, ist unerlässlich, um die Signalintegrität zu gewährleisten. Die Wahl des falschen Substrats aus Kostengründen kann ein ansonsten exzellentes Hardwaredesign komplett unbrauchbar machen.

Warum funktionieren Ihre High-Speed-Signale nicht, wenn der Lagenaufbau falsch ist?

Ein häufiges und frustrierendes Szenario in der Elektronikentwicklung: Der Prototyp kehrt aus der Fertigung zurück, die Simulationen sahen perfekt aus, doch die High-Speed-Schnittstellen funktionieren nicht oder nur mit inakzeptabel hohen Fehlerraten. Die Ursache liegt oft nicht im Chip oder im Code, sondern in einem fundamentalen, aber oft vernachlässigten Aspekt: dem Lagenaufbau (Stack-up) der Leiterplatte. Ein falscher Lagenaufbau ist eine der Hauptursachen für Signalintegritätsprobleme.

Der Lagenaufbau definiert die exakte Anordnung und die Abstände der Kupfer- und Isolationsschichten. Für High-Speed-Signale ist dies kritisch, da der Aufbau die Impedanz der Leiterbahnen bestimmt. Eine Leiterbahn verhält sich bei hohen Frequenzen nicht wie ein einfacher Draht, sondern wie eine komplexe Übertragungsleitung. Ihre charakteristische Impedanz (z. B. 50 Ohm) muss über die gesamte Länge konstant sein, um Signalreflexionen zu vermeiden. Diese Impedanz hängt direkt von der Breite der Leiterbahn, der Dicke des Dielektrikums zur Referenzlage (Masse- oder Versorgungslage) und dessen Materialeigenschaften ab.

Ein typischer Fehler ist die Führung eines High-Speed-Signals über eine Lücke in der darunterliegenden Referenzebene (Split Plane). Der Rückstrom des Signals kann nicht mehr direkt unter der Leiterbahn fliessen, muss einen Umweg nehmen und erzeugt eine grosse Stromschleife. Diese Schleife wirkt wie eine Antenne, die elektromagnetische Störungen (EMI) abstrahlt und das System anfällig für externe Störungen macht. Gleichzeitig ändert sich die Impedanz an dieser Stelle abrupt, was zu starken Signalreflexionen führt.

Ein weiterer entscheidender Faktor ist das Übersprechen (Crosstalk) zwischen benachbarten Leiterbahnen. Sind High-Speed-Leiterbahnen zu eng nebeneinander auf derselben Lage platziert, koppelt Energie von einer Leitung auf die andere über. Der Lagenaufbau kann dies minimieren, indem kritische Signale durch Masseflächen getrennt oder auf verschiedenen Lagen orthogonal zueinander geführt werden. Die Prognosen für den Markt für hochentwickelte Halbleitermaterialien, der bis 2035 ein Volumen von 13,95 Milliarden USD erreichen soll, zeigen die wachsende Bedeutung dieser spezialisierten Design- und Materialkenntnisse.

Wie gewährleisten Sie die Zuverlässigkeit von Steuerelektronik bei Temperaturen über 100°C?

Die fortschreitende Elektrifizierung in der Automobilindustrie, der Luft- und Raumfahrt und der industriellen Automatisierung treibt Elektronik in immer rauere Umgebungen. Steuerelektronik muss oft in unmittelbarer Nähe von Motoren, Antrieben oder Leistungswandlern platziert werden, wo Umgebungstemperaturen von weit über 100°C zur Norm werden. Unter diesen Bedingungen stösst Standard-Siliziumelektronik an ihre fundamentalen Grenzen. Die Zuverlässigkeit bricht zusammen, Leckströme nehmen dramatisch zu und die Lebensdauer der Bauteile verkürzt sich drastisch.

Die Lösung liegt im Einsatz von Halbleitermaterialien mit breitem Bandabstand (Wide-Bandgap, WBG), allen voran Siliziumkarbid (SiC) und Galliumnitrid (GaN). Diese Materialien besitzen eine deutlich höhere thermische Stabilität und können bei Temperaturen von 200°C und mehr zuverlässig betrieben werden. Wie Andreas Urschitz, CMO von Infineon, betont, ermöglichen diese Technologien „ein Höchstmass an Energieeffizienz und Zuverlässigkeit“. Sie erlauben nicht nur den Betrieb bei hohen Temperaturen, sondern reduzieren durch ihre geringeren Schaltverluste auch die Eigenerwärmung der Elektronik – ein doppelter Vorteil.

Die Herausforderung für Entwickler liegt jedoch nicht nur in der Auswahl des richtigen Leistungstransistors. Das gesamte Ökosystem muss für hohe Temperaturen ausgelegt sein. Dazu gehören:

• Passive Bauteile: Kondensatoren und Widerstände müssen spezielle Hochtemperatur-Spezifikationen aufweisen.
• Gehäusetechnologie: Die Verbindungstechniken (Löten, Sintern) und Gehäusematerialien müssen den thermischen Zyklen ohne Degradation standhalten.
• Leiterplattenmaterial: Standard-FR4 ist ungeeignet. Materialien wie Polyimide oder Keramiksubstrate sind erforderlich, um die mechanische und elektrische Stabilität zu gewährleisten.

Besonders interessant ist die Verbindung dieser Hochtemperatur-Fähigkeit mit Zukunftstechnologien. Am Fraunhofer IISB wird beispielsweise isotopenkontrolliertes Siliziumkarbid erforscht, um darin Punktdefekte als Qubits für die Quanteninformationsverarbeitung zu erzeugen. SiC kombiniert hier seine robusten Materialeigenschaften mit vielversprechenden Quanteneigenschaften und ist gleichzeitig mit etablierten Mikroelektronik-Prozessen kompatibel. Dies zeigt, dass die Beherrschung von WBG-Materialien nicht nur heutige Probleme löst, sondern auch die Tür zu zukünftigen Anwendungen öffnet.

Der Weg zur 2-nm-Technologie und darüber hinaus erfordert einen ganzheitlichen Blick. Es geht nicht darum, auf eine einzige Wundertechnologie zu warten, sondern darum, die besten Ansätze aus Materialwissenschaft, Architekturdesign und Systemintegration intelligent zu kombinieren. Für uns in Deutschland ist die entscheidende nächste Stufe, diese technologischen Innovationen in einem strategischen Ökosystem zu verankern, das F&E, Produktion und die kluge Nutzung von Förderinstrumenten vereint, um eine nachhaltige Marktführerschaft zu sichern.